Обычно сложные алгоритмы сначала моделируются и тестируются в Matlab или на языке C/C++, а затем отлаженное высокоуровневое описание вручную транслируется в язык описания аппаратуры, такой как VHDL или Verilog, для последующего RTL-синтеза. У этого подхода есть свои достоинства, но есть и недостатки. К ним относятся: большая трудоёмкость этого процесса, отсутствие гибкости, жёсткая привязка к реализации, сложность внесения изменений в проект и т.п. Все это, вкупе с растущей сложностью проектируемых устройств, заставляет искать новые тракты проектирования, переходить к средствам высокоуровневого синтеза.
Если вам понравился материал, кликните значок
— вы поможете нам узнать, каким статьям и новостям следует отдавать предпочтение. Если вы хотите обсудить материал —не стесняйтесь оставлять свои комментарии
: возможно, они будут полезны другим нашим читателям!