Современная электроника №9/2025

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 25 WWW.CTA.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА • № 9 / 2025 Рис. 2. Группы сигналов DDR0_0, DDR0_1 на 8-мм слое Рис. 3. Группы сигналов DDR3_ADDR на 3-м и 8-м слое Контроль осуществляется через DRC- проверку. Важно: ● Расчёты первого и второго методов могут различаться из-за разных па- раметров материалов и опорных слоёв. ● Второй вариант имеет приоритет . Если для трека назначен профиль импеданса, то все расчёты выполня- ются исходя из его настроек. При установке Delta Design возмож- но добавить примеры готовых печат- ных плат (ПП). Для анализа, приведён- ного в данной статье, использовался проект FPGA_IGLOO2 DevKit_ver2.0 . На данной плате реализован интер- фейс DDR между: ● ПЛИС M2GL010T-1FG484I; ● микросхемой памяти MT46H32M16LFBF. Интерфейс работает на сравнительно невысоких скоростях (до 512 Мбит/с), однако, как известно, даже на более низких частотах качество сигнала может значительно ухудшаться при отсутствии контроля: ● волнового сопротивления; ● ёмкости; ● индуктивности; ● задержек при выравнивании сиг- налов [1]. Конфигурация печатной платы ● Стек платы состоит из 10 слоёв. ● Слои 5 и 6 используются для пита- ния. ● Часть трассировки расположена на внешних слоях (1 и 10). ● Основная высокоскоростная трасси- ровка выполнена на 3-м и 8-м слое. ● Остальные слои используются в ка- честве опорных (рис. 1). ● Материал платы – стандартный FR4 (Er = 4,1). Структура интерфейса DDR Рассматриваемый интерфейс состо- ит из нескольких групп сигналов. ● Одиночные сигналы (данные, ма- ска и стробовый сигнал), 2 группы (рис. 2): ● группа DDR0_0; ● группа DDR0_1. ● Сигналы, объединённые в одну груп- пу DDR3_ADDR: ● адресные; ● управляющие; ● синхросигнал в виде дифференци- альной пары (рис. 3). Подробный разбор первого варианта расчёта Согласно рекомендациям произво- дителя, проводники интерфейса DDR на печатной плате должны иметь сле- дующие значения волнового сопро- тивления: ● для одиночных сигналов – 50 Ом; ● для дифференциальных пар – 100 Ом. Пример: сигнал MDDR_A0 Рассмотрим в редакторе платы трек MDDR_A0 (рис. 4): ● расположение: 3-й слой (Sign2); ● ширина трека: 0,1 мм. Раздел Общие ● Длина : ● выбранный сегмент – 3,45 мм; ● вся цепь – 34,85 мм. ● Задержка : ● выбранный сегмент – 23,37 пс ; ● вся цепь – 230,13 пс (с учётом задержки в контактных площад- ках или выводах компонентов). Раздел Сигналы ● Длина и задержка для всего сиг- нала. ● Ограничения, заданные в прави- лах для данного сигнала. Раздел Электрические ● Волновое сопротивление : ● выбранный сегмент – 56 Ом ; ● вся цепь – 56–57 Ом (диапазон мин.–макс.) . ● Ёмкость : ● выбранный сегмент – 0,41 пФ ; ● вся цепь – 4,08 пФ . ● Индуктивность : ● выбранный сегмент – 1,31 нГн ; ● вся цепь – 12,97 нГн . ● Стек/Профиль : используются по умолчанию из конфигуратора слоёв. Из результатов видно, что волновое сопротивление одиночного сигнала составляет 56 Ом , что не соответствует требуемым 50 Ом для DDR-интерфейса. Для корректировки параметров воз- можны различные варианты, кото- рые влияют на изменение волнового сопротивления. В данном примере: ● материал и опорный слой (слой 2) – не менялся; ● изменилась только ширина прово- дника на 3-м слое с 0,1 мм до 0,12 мм (рис. 5). Результаты после изменения ширины трека После увеличения ширины прово- дника на 3-м слое с 0,1 мм до 0,12 мм